光学を用いた物理情報ニューラルネットワークの非回帰推論による拡張トレーニング

arXiv:2502.12384v2 発表型：置換 摘要：物理知性およびデジタルツインでは、ロボット、自律走行車、半導体チップなどの様々な工学分系に対し、即時動作または意思決定を可能にするための高速かつ反復的なパフォーマンス評価が求められることがあります。これにより、エッジ设备上に展開される場合のリソース制約下で加速された偏微分方程式（PDE）解算器の開発が促進されました。物理情報ニューラルネットワーク（PINNs）は高次元の PDE を解決する上で期待されつつありますが、最先端のデジタルハードウェア（例：GPU）におけるトレーニング时间是、リアルタイム意思決定を可能にするために必要な遅延に対してまだ桁違いに長いです。光子計算はその超高速度特性によって、この巨大な遅延ギャップに対処する潜在的な解決策を提示しています。しかし、光子メモリの不備およびデバイスの大型化により、光子チップ上で現実的なサイズの PINN をトレーニングすることにはまだ大きな障壁が存在します。本稿では、シリコン光子プラットフォーム上で現実的なサイズの PINN をトレーニングするための、完全に回帰推論（BP）不要かつ高い拡張性を備えたフレームワークを提案します。私たちのアプローチには 3 つの重要な革新が含まれます：(1) PINN の損失評価における BP を回避するためのスパースグリッド・シュタイン導関数推定器、(2) Tensor-Train 分解による次元削減ゼロ次最適化、これが BP 不要なトレーニングにおけるより良い拡張性と収束を実現し、(3) 光子 Tensor コアを用いたスケーラブルなオンチップ光子 PINN トレーニングアクセラレータ設計。低次元および高次元 PDE ベンチマークで我々の数値方法を検証しました。また、現実的なデバイスパラメータに基づく前シリコンシミュレーションを通じて、我々の光子アクセラレータの著しいパフォーマンス向上（例：リアルタイムトレーニング、大幅なチップ面積削減）を示しました。

arXiv:2502.12384v2 Announce Type: replace Abstract: Physics intelligence and digital twins often require rapid and repeated performance evaluation of various engineering systems (e.g. robots, autonomous vehicles, semiconductor chips) to enable (almost) real-time actions or decision making. This has motivated the development of accelerated partial differential equation (PDE) solvers, in resource-constrained scenarios if the PDE solvers are to be deployed on the edge. Physics-informed neural networks (PINNs) have shown promise in solving high-dimensional PDEs, but the training time on state-of-the-art digital hardware (e.g., GPUs) is still orders-of-magnitude longer than the latency required for enabling real-time decision making. Photonic computing offers a potential solution to address this huge latency gap because of its ultra-high operation speed. However, the lack of photonic memory and the large device sizes prevent training real-size PINNs on photonic chips. This paper proposes a completely back-propagation-free (BP-free) and highly salable framework for training real-size PINNs on silicon photonic platforms. Our approach involves three key innovations: (1) a sparse-grid Stein derivative estimator to avoid the BP in the loss evaluation of a PINN, (2) a dimension-reduced zeroth-order optimization via tensor-train decomposition to achieve better scalability and convergence in BP-free training, and (3) a scalable on-chip photonic PINN training accelerator design using photonic tensor cores. We validate our numerical methods on both low- and high-dimensional PDE benchmarks. Through pre-silicon simulation based on real device parameters, we further demonstrate the significant performance benefit (e.g., real-time training, huge chip area reduction) of our photonic accelerator.